从实验室到产线：一位RISC-V验证工程师的三年端侧AI芯片观察
以一位验证工程师的视角，记录RISC-V端侧AI芯片从指令扩展验证到工具链落地的真实工程节奏，拆解三个常被忽略的协作断点。
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端侧AI芯片能效比数据解读：TOPS/W背后的三个真实变量
能效比常被简化为一个TOPS/W数字，但实测中它随负载形态、量化策略与内存访问模式大幅波动。本文从数据解读角度拆解三个真实变量，说明如何读懂端侧AI芯片的能效标称值。
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Chiplet与先进封装前瞻：端侧AI芯片如何用封装换能效
结论先行：在制程红利放缓的背景下，先进封装正成为端侧AI芯片提升能效的可行路径。本文从芯粒划分、互连开销与热设计三个角度，分析Chiplet在端侧落地的现实约束与选型判断方法。
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RISC-V端侧AI加速走向成熟：从指令扩展到工具链的三条主线
结论先行：RISC-V在端侧AI加速的竞争力已从“能不能跑”转向“跑得省、跑得稳、跑得快”。本文从向量扩展、微架构取舍与工具链成熟度三条主线拆解2026年下半年的产业进展与选型要点。
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复盘微架构设计取舍：端侧AI芯片的缓存层级为何比算力更值得关注
从缓存层级与数据复用角度复盘端侧AI芯片的微架构取舍，分析片上SRAM容量、预取策略与算子调度之间的耦合关系，给出可独立理解的评估要点。
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复盘RISC-V端侧AI加速：指令集扩展如何影响实际能效
从指令集扩展与微架构配合的角度复盘RISC-V在端侧AI加速中的能效表现，梳理向量扩展、自定义指令与工具链成熟度三条主线，给出可独立理解的技术判断。
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端侧AI加速器数据解读：算力利用率与功耗预算的真实取舍
从公开规格书与行业白皮书口径出发，拆解端侧AI加速器算力利用率、功耗预算与内存带宽之间的量化关系，给出可独立理解的数据解读框架与术语解释。
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RISC-V向量扩展数据盘点：端侧AI负载下的指令效率观察
以公开指令集文档与行业白皮书为口径，盘点RISC-V向量扩展在端侧AI负载中的指令效率表现，解释向量长度、寄存器压力与编译器支持对实际收益的影响。
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